|
之所以提出发明这种硬件协助的零开销循环是因为在软件代码中的for 循环（for i=0; i 然有得必有失，此类零开销硬件循环指令大幅地增加了硬件设计的复杂度。因此，零开销循环指令与RISC-V架构简化硬件的哲学是完全相反的，在RISC-V架构中自然没有使用此类零开销硬件循环指令。 在本章第2.1节中曾经提到RISC-V架构使用模块化的方式组织不同的指令子集，最基本的整数指令子集（I字母表示）支持的运算包括加法、减法、移位、按位逻辑操作和比较操作。这些基本的运算操作能够通过组合或者函数库的方式完成更多的复杂操作（譬如乘除法和浮点操作），从而能够完成大多数的软件操作。 整数乘除法指令子集（M字母表示）支持的运算包括，有符号或者无符号的乘法和除法操作。乘法操作能够支持两个32位的整数相乘得到一个64位的结果；除法操作能够支持两个32位的整数相除得到一个32位的商与32位的余数。 单精度浮点指令子集（F字母表示）与双精度浮点指令子集（D字母表示）支持的运算包括浮点加减法，乘除法，乘累加，开平方根和比较等操作，同时提供整数与浮点，单精度与双精度浮点彼此之间的格式转换操作。 很多RISC架构的处理器在运算指令产生错误之时，譬如上溢（Overflow）、下溢（Underflow）、非规格化浮点数（Subnormal）和除零（Divide by Zero），都会产生软件异常。RISC-V架构的一个特殊之处是对任何的运算指令错误（包括整数与浮点指令）均不产生异常，而是产生某个特殊的默认值，同时，设置某些状态寄存器的状态位。RISC-V架构推荐软件通过其他方法来找到这些错误。再次清楚地反映了RISC-V架构力图简化基本的指令集，从而简化硬件设计的哲学。 基本的RISC-V基本整数指令子集（字母I表示 ）规定的指令长度均为等长的32位，这种等长指令定义使得仅支持整数指令子集的基本RISC-V CPU非常容易设计。但是等长的32位编码指令也会造成代码体积（Code Size）相对较大的问题。 为了满足某些对于代码体积要求较高的场景（譬如嵌入式领域），RISC-V定义了一种可选的压缩（Compressed）指令子集，由字母C表示，也可以由RVC表示。RISC-V具有后发优势，从一开始便规划了压缩指令，预留了足够的编码空间，16位长指令与普通的32位长指令可以无缝自由地交织在一起，处理器也没有定义额外的状态。 RISC-V压缩指令的另外一个特别之处是，16位指令的压缩策略是将一部分普通最常用的的32位指令中的信息进行压缩重排得到（譬如假设一条指令使用了两个同样的操作数索引，则可以省去其中一个索引的编码空间），因此每一条16位长的指令都能一一找到其对应的原始32位指令。因此，程序编译成为压缩指令仅在汇编器阶段就可以完成，极大的简化了编译器工具链的负担。 RISC-V架构的研究者进行了详细的代码体积分析，如图3所示，通过分析结果可以看出，RV32C的代码体积相比RV32的代码体积减少了百分之四十，并且与ARM，MIPS和x86等架构相比都有不错的表现。
RISC-V架构定义M Mode为必选模式，另外两种为可选模式。通过不同的模式组合可以实现不同的系统。 RISC-V架构也支持几种不同的存储器******管理机制，包括对于物理******和虚拟******的管理机制，使得RISC-V架构能够支持从简单的嵌入式系统（直接操作物理******）到复杂的操作系统（直接操作虚拟******）的各种系统。 RISC-V架构定义了一些控制和状态寄存器（Control and Status Register，CSR），用于配置或记录一些运行的状态。CSR寄存器是处理器核内部的寄存器，使用其自己的******编码空间和存储器寻址的******区间完全无关系。 中断和异常机制往往是处理器指令集架构中最为复杂而关键的部分。RISC-V架构定义了一套相对简单基本的中断和异常机制，但是也允许用户对其进行定制和扩展。 |
